计算机组成原理试题及答案

本科生期末试卷十八 选择题（每小题1分，共10分） 1． 下列数中最小的数是______。 A.（100101）2 B.（50）8 C.（100010）BCD D.（625）16 2． ______表示法主要用于表示浮点数中的阶码。 A.原码 B.补码 C.反码 D.移码 [X]补=1.X1X2X3X4，当满足______时，X > -1/2成立。 A.X1=1，X2~X4至少有一个为1 B.X1=1，X2~X4任意 C.X1=0，X2~X4至少有一个为1 D.X1=0，X2~X4任意 存储器是计算机系统中的记忆设备，它主要用来______。 A.存放数据 B.存放程序 C.存放微程序 D.存放数据和程序 以下四种类型指令中，执行时间最长的是______。 A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令 单地址指令为了完成两个数的算术运算，除地址指明的一个操作数外，另一个操作数常采用______寻址方式。 A.堆栈 B.立即 C.隐含 D.间接 在以下描述的流水CPU基本概念中，不正确的表述是______。 A.流水CPU是以空间并行性为原理构造的处理器 B.流水CPU一定是RISC机器 C.流水CPU一定是多媒体CPU D.流水CPU是以时间并行性为原理构造的处理器 在以下描述PCI总线的基本概念中，不正确的表述是______。 A.PCI总线是一个与处理器无关的高速外围总线 B.PCI总线的基本传输机制是猝发式传送 C.PCI设备一定是主设备 D.系统中只允许有一条PCI总线 下述I/O控制方式中，______主要由程序实现。 A.PPU方式 B.中断方式 C.DMA方式 D.通道方式 10. 串行I/O标准接口IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送 它的数据传送率可以是------。 A.100兆位/秒 B.200兆位/秒 C.400兆位/秒 D.300兆位/秒 填空题（每小题3分，共24分） 1． {（26）16∨（63）16}⊕（135）8的值为A______。 2． Cache是一种A______存储器，是为了解决CPU和B______之间C______上不匹配而采 用的一项重要硬件技术。 当今的CPU芯片除了包括定点运算器、操作控制器外，还包括A______、B______运算器和C______管理部件。 4． 按照总线仲裁电路的A______不同，总线仲裁有B______仲裁和C______仲裁两种方式。 5． 选择型DMA控制器在物理上可以连接A______设备，而在逻辑上只允许连接B______设备，它适合于连接C______设备。 指令格式是指令用A______表示的结构形式，通常由B______字段和C______字段组成。 DMA和CPU分时使用内存的三种方式是：A______，B______，C______。 8．中断处理需要有中断A______，中断B______产生，中断C______等硬件支持。 应用题 （11分）设机器字长16位，定点表示，尾数15位，数符1位，问： （1）定点原码整数表示时，最大正数是多少？最大负数是多少？ （2）定点原码小数表示时，最大正数是多少？最大负数是多少？ （11分）某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0 ，数据总线为D15——D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求： 满足已知条件的存储器，画出地址码方案。 画出ROM与RAM同CPU连接图。 （11分）在流水CPU中，将一条指令从取指到执行结束的任务分割为一系列子任务，并使各子任务在流水线的各个过程段并发地执行，从而使流水CPU具有更强大的数据吞吐能力。请用时空图法证明这个结论的正确性。 （11分）画出PCI总线结构框图，并说明“桥”的功能。 （11分）图B18.1所示的系统采用多级优先中断结构，它要求CPU在执行完当前指令时转而对中断请求进行服务。设备A连接于最高优先级，设备B次之，设备C又次之。IRQ为中断请求信号，INT为CPU发出的中断响应信号。 现假设： TDC为硬件中断周期时间；TA ，TB ，TC分别为设备A，B，C的服务程序执行时间；TS ，TR 为保存现场和恢复现场所需时间。 请问：这种中断结构在什么情况下达到中断饱和？
图B18.1 （11分）CD—ROM光盘的外缘有5mm宽的范围因记录数据困难，一般不使用。故标准的播放时间为60分钟。请计算模式1和模式2情况下，光盘存储容量是多少？ 本科生期末试卷十八答案 选择题 1．B 2．D 3．A 4．D 5．C 6．C 7．A B C 8．C D 9．B 10．A B C 填空题 1．A．（58）10 2．A．高速缓冲 B．主存 C．速度 3．A．Cache B．浮点 C．存储 4．A．位置 B．集中式 C．分布式 5．A．多个 B．一个 C．高速 6．A．二进制代码 B．操作码 C．地址码 7．A．停止CPU访问内存 B． 周期挪用 C．DMA和CPU交替访内 8．A．优先级仲裁 B．向量 C．控制逻辑 ； 三．应用题 解：① 定点原码整数表示 最大正数 数值 = （215 – 1）10 = （+32767）10  最大负数 数值 = -（215 – 1 ）10 = （- 32767）10 ②定点原码小数表示 最大正数值 = （ + 0.11……11）2 = （1 – 215 ）10  最大负数值 = （ - 0.11……11）2 = -（1 - 215 ） 解 ：存储器地址空间分布如图B18.2所示，分三组，每组8K×16位。 由此可得存储器方案要点如下： 组内地址 ：A12 ——A0 （A0为低位）； 组号译码使用2 ：4 译码器； RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。 PU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行